LCMXO1200C-3TN144I FPGA – Arae Gât Rhaglenadwy Maes 1200 LUTs 113 IO 1.8 /2.5/3.3V -3 Spd I
♠ Disgrifiad o'r Cynnyrch
| Priodoledd Cynnyrch | Gwerth Priodoledd |
| Gwneuthurwr: | dellt |
| Categori Cynnyrch: | FPGA - Arae Gât Rhaglenadwy Maes |
| RoHS: | Manylion |
| Cyfres: | LCMXO1200C |
| Nifer o Elfennau Rhesymeg: | 1200 LE |
| Nifer yr I/O: | 113 I/O |
| Foltedd Cyflenwi - Isafswm: | 1.71 V |
| Foltedd Cyflenwi - Uchafswm: | 3. 465 V |
| Tymheredd Gweithredu Isaf: | - 40 C |
| Tymheredd Gweithredu Uchaf: | + 100 C |
| Cyfradd Data: | - |
| Nifer y Trosglwyddyddion: | - |
| Arddull Mowntio: | SMD/UDRh |
| Pecyn/Achos: | TQFP-144 |
| Pecynnu: | Hambwrdd |
| Brand: | dellt |
| RAM wedi'i ddosbarthu: | 6.4 kbit |
| RAM Bloc Planedig - EBR: | 9.2 kbit |
| Uchder: | 1.4 mm |
| Hyd: | 20 mm |
| Amlder Gweithredu Uchaf: | 500 MHz |
| Sensitif i Leithder: | Oes |
| Nifer y Blociau Arae Rhesymeg - LABs: | 150 LAB |
| Cyflenwad Gweithredu Cyfredol: | 21 mA |
| Foltedd Cyflenwi Gweithredol: | 1.8 V/2.5 V/3.3 V |
| Math o Gynnyrch: | FPGA - Arae Gât Rhaglenadwy Maes |
| Swm Pecyn Ffatri: | 60 |
| Is-gategori: | IC Rhesymeg Rhaglenadwy |
| Cof Cyfanswm: | 15.6 kbit |
| Lled: | 20 mm |
| Pwysau Uned: | 1.319 g |
An-gyfnewidiol, Anfeidrol Ailgyflunio
• Ar unwaith – pwerau i fyny mewn microseconds
• Sglodion sengl, nid oes angen cof ffurfweddu allanol
• Diogelwch dylunio rhagorol, dim ffrwd bit i ryng-gipio
• Ail-ffurfweddu rhesymeg sy'n seiliedig ar SRAM mewn milieiliadau
• SRAM a chof anweddol rhaglenadwy drwy JTAG porthladd
• Yn cefnogi rhaglennu cefndirol o gof anweddol
Modd Cwsg
• Yn caniatáu gostyngiad o hyd at 100x cerrynt statig
Ad-drefnu TransFR™ (TFR)
• Diweddariad rhesymeg yn y maes tra bod y system yn gweithredu
I/O Uchel i Ddwysedd Rhesymeg
• 256 i 2280 LUT4s
• 73 i 271 I/O gydag opsiynau pecyn helaeth
• Cefnogi mudo dwysedd
• Pecynnu di-blwm/sy'n cydymffurfio â RoHS
Cofiant Gwreiddio a Dosbarthu
• Hyd at 27.6 Kbits sysMEM™ Bloc RAM Planedig
• Hyd at 7.7 Kbits wedi'i ddosbarthu o RAM
• Rhesymeg rheoli FIFO pwrpasol
Clustogi I/O Hyblyg
• Mae byffer rhaglenadwy sysIO™ yn cefnogi ystod eang o ryngwynebau:
– LVCMOS 3.3/2.5/1.8/1.5/1.2
- LVTTL
- PCI
- LVDS, Bws-LVDS, LVPECL, RSDS
sysCLOCK™ PLLs
• Hyd at ddau PLL analog fesul dyfais
• Cloc lluosi, rhannu, a newid cyfnodau
Cefnogaeth Lefel System
• Safon IEEE 1149.1 Sgan Terfyn
• Osgiliadur ar fwrdd
• Mae dyfeisiau'n gweithredu gyda chyflenwad pŵer 3.3V, 2.5V, 1.8V neu 1.2V
• Rhaglennu yn y system sy'n cydymffurfio â IEEE 1532
